صفحه محصول - پاورپوینت مقدمه‌ای بر زبان توصيف سخت افزارVHDL توصیف مدارهای ترکیبی ساده

پاورپوینت مقدمه‌ای بر زبان توصيف سخت افزارVHDL توصیف مدارهای ترکیبی ساده (pptx) 28 اسلاید

دسته بندی : پاورپوینت

نوع فایل : PowerPoint (.pptx) ( قابل ویرایش و آماده پرینت )

تعداد اسلاید: 28 اسلاید

قسمتی از متن PowerPoint (.pptx) :

مقدمه‌ای بر زبان توصيف سخت افزارVHDLتوصیف مدارهای ترکیبی ساده مقدمه (تاريخچه) نام VHDL شامل دو بخش V و HDL به معنی: VHSIC : Very High Speed Integrated Circuits HDL : Hardware Description Language استاندارد IEEE 1076-1987 استاندارد IEEE 1076-1993 ABEL (Advanced Boolean Equation Language)-یک زبان منسوخ شده - برای برای‌های پیاده سازی مدارات کوچک در PLD ها Verilog مانند VHDL مورد توجه است AHDL زبان اختصاصی شرکت Altera SystemVerilog مبتنی بر Verilog برای درستی سنجی در سطح RTL SystemC مبتنی بر C++ برای طراحی در سطح سیستم مقدمه (اهداف و نیازمندی ها) اهداف اساسی مستند سازي: نگهداری، ارائه، تبادل، استفاده مجدد شبيه سازي: بررسی نتایج و ارزیابی سنتز: با هدف پیاده سازی در FPGA یا بصورت ASIC اجرا= شبیه سازی حداقل نیازمندی‌ها برای یادگیری زبان VHDL دانستن جبر بول و آشنایی با مدارات منطقی داشتن ابزار CAD مناسب مقدمه (ویژگی ها) همروندی ترتيب دستورات مهم نيست مبتني بر رخداد امكان استفاده از دستورات ترتيبي را نيز دارد امکان توصیف طرح بصورت رفتاری (جریان داده- الگوریتمی) ساختاری (با قابلیت سلسله مراتبی) امکان مدل کردن تاخیر دروازه‌ها را دارد به حروف کوچک و بزرگ حساس نیست بشدت نوع گرا است ساختار كلي يك فايل VHDL يك توصيف VHDL شامل Entity declaration Architecture body تعريف entity در حقیقت معرفی سیگنال‌های ورودی و خروجی است architecture رابطه بین سیگنال‌های ورودی و خروجی است (عملكردی/ساختاری) بخش Entity NAME_OF_ENTITY : يك شناسه اختياري signal_names : نام سيگنال‌هاي ورودي يا خروجي mode :جهت سیگنال (یکی از موارد in،out ،buffer ، Inout ) Type: نوع سيگنال (يكي از انواع استاندارد يا تعريف شده توسط كاربر) mode In :سيگنال ورودي out : سيگنال خروجي (فقط توسط یک entity دیگر قابل استفاده) buffer : خروجي كه مي تواند در داخل entity نيز استفاده شود Inout : سيگنا ل دوطرفه (ورودي / خروجي) in out out in in Inout buffer انواع استاندارد Bit : می‌تواند مقدار صفر يا يك داشته باشد. Bit_vector : برداري از مقادير بيتي است بجای Bit می‌توان از std_logic یا std_ulogic استفاده کرد. بجای Bit_vector نیز می‌توان از std_logic_vector یا std_ulogic_vector استفاده کرد. در این انواع برای هر بیت 9 مقدار متفاوت تعریف شده است که در جای خود شرح داده خواهد شد. Boolean: می‌تواند مقدار true يا false بگيرد. Integer: يك عدد در محدوده‌ای از اعداد صحيح است. real: می‌تواند يك عدد در محدوده‌ای از اعداد حقيقي را نگهداری کند. Character: هر کاراکتر قابل چاپ Time: برای نمايش زمان بكار می‌رود. مثال (3-1) تعریف entity براي یک نيم جمع كننده port براي مشخص كردن ارتباطات بين entity و دنياي خارج سيگنال‌های x و y از نوع bit و بعنوان ورودی‌های مدار سيگنال‌هایs وc از نوع bit و بعنوان خروجي‌های مدار